Mikrokontrolery_ARM_cz10.pdf

K U R S

Mikrokontrolery z rdzeniem

ARM, część 10

Obsługa układów peryferyjnych:

PLL, VPB, MAM

W poprzednim odcinku omówiono przygotowanie środowiska

programistycznego dla mikrokontrolerów ARM, strukturę plików

przykładowego projektu oraz przedstawiono budowę pliku skryptu

linkera zawierającego informację o rozmieszczeniu poszczególnych

segmentów programu w pamięci mikrokontrolera. Teraz zajmiemy

się czynnościami, które musimy wykonać przed przystąpieniem do

wykonania głównego kodu programu (funkcja main). Wyjaśnimy za

co odpowiedzialny jest plik startowy boot.s napisany w asemblerze.

Omówimy także układy peryferyjne zawarte w bloku System

Control Block, które mają bezpośredni wpływ na prace rdzenia

mikrokontrolera.

umożliwiający zmianę adresów

wektorów, do których odwołuje się

mikrokontroler w momencie wystą-

pienia wyjątku. W mikrokontrole-

rach LPC21xx posłużono się bardzo

prostym rozwiązaniem, mianowicie

w zależności od zawartości rejestru

MEMMAP, do pierwszych 64 bajtów

przestrzeni adresowej zawierającej

wektory wyjątków, podstawiany jest

obszar pamięci FLASH, obszar pa-

mięci RAM lub obszar kodu bootlo-

adera ( rys. 26 ).

Tak więc w momencie wystąpie-

nia wyjątku skok jest wykonywany

do odpowiedniego obszaru, co daje

możliwość umieszczenia programu

w pamięci Flash lub RAM. Rejestr

MEMMAP ma długość 8 bitów i jest

umieszczony pod adresem 0xE01F-

C040 , przy czym tylko dwa naj-

młodsze bity są wykorzystywane,

natomiast pozostałe bity są zare-

zerwowane i nie powinny być usta-

wiane. Aby umieścić obszar wekto-

rów wyjątków w obszarze pamięci

RAM wystarczy do rejestru MEM-

MAP wpisać wartość 2. W przypad-

ku, gdy korzystamy z dołączonego

pliku startowego boot.s za wpisa-

nie tej wartości do rejestru MEM-

MAP odpowiada poniższy fragment

kodu, który jest kompilowany tylko

w przypadku wystąpienia deﬁnicji

RAM_INTVEC :

.ifdef RAM_INTVEC

LDR R0, =MEMMAP ;do rejestru

R0 wpisz adres rejestru SFR MEMMAP

MOV R1, #2 ;do rejestru R1

Start systemu

W pliku startowym boot.s na po-

czątku segmentu kodu umieszczona

jest tablica wektorów wyjątków mi-

krokontrolera, której delicja jest na-

stępująca:

Vectors: LDR PC, Reset_Addr

/* Wektor zerowania */

LDR PC, Undef_Addr /* Wyjatek

Undeﬁned */

LDR PC, SWI_Addr /* Wyjatek SWI

LDR PC, PAbt_Addr /* Wyjatek Pre-

fetch Abort */

LDR PC, DAbt_Addr /* Wyjatek Data

Abort */

NOP /* Za-

rezerwowany */

LDR PC, [PC, #–0x0FF0] /* Wektor

Przerwania INT */

LDR PC, FIQ_Addr /* Wektor

Przerwania FIQ */

W momencie wystąpienia sytuacji

wyjątkowej, rdzeń mikrokontrolera

wykonuje skok pod odpowiedni ad-

res w tablicy wektorów wyjątków. Po

wyzerowaniu mikrokontrolera wyko-

nanie programu rozpoczyna się od

adresu 0x00000000 (wektor reset ),

skąd następuje skok do procedury

inicjalizacyjnej Reset_Addr. Procedu-

ra ta rozpoczyna działanie od skon-

ﬁgurowania urządzeń peryferyjnych

odpowiedzialnych bezpośrednio za

pracę rdzenia mikrokontrolera. Po-

przez deﬁnicję odpowiednich sym-

boli na początku pliku startowego

możemy do tej procedury dołączać

fragmenty kodu, które są odpowie-

dzialne za inicjalizację odpowied-

nich układów peryferyjnych.

Rejestr MEMMAP – mapowanie

pamięci

Jak już wcześniej wspomniano,

mikrokontroler może wykonywać

program z pamięci Flash, RAM lub

– w przypadku mikrokontrolerów

z zewnętrzną magistralą – również

z zewnętrznej pamięci. Aby to było

możliwe musi istnieć mechanizm

Rys. 26.

Elektronika Praktyczna 9/2006

K U R S

Tab. 6. Funkcje bitów rejestru PLLCON (0xE01FC080)

Rejestr PLLFEED umieszczo-

ny jest pod adresem 0xE01FC08C

i przeznaczony tylko do zapisu. Jest

on wykorzystywany do zabezpie-

czenia rejestrów PLLCON i PLLCFG

przed przypadkową zmianą zawarto-

ści, np. w wyniku błędnego działa-

nia programu. Wartości wpisane do

tych rejestrów nie zostaną przepisa-

ne do pętli PLL dopóki do PLLFE-

ED nie zostanie wpisana sekwencja

0xAA, 0x55.

Rejestr PLLCON umieszczo-

ny jest pod adresem 0xE01FC080

i zawiera bity konﬁguracyjne jak

w tab. 6 . W tab. 7 zestawiono funk-

cje bitów rejestru PLLCFG (0xE-

01FC084). Stany bitów [4:0] tego

rejestru określają wartość mnożnika

M ( tab. 8 ), a wartość podzielnika P

określają stany bitów [6:5] ( tab. 9 ).

Rejestr PLLSTAT (0xE01FC080)

jest przeznaczony tylko do odczy-

tu i pozwala na sprawdzenie stanu

pętli PLL. Funkcje jego bitów zesta-

wiono w tab. 10 .

Jedyną czynnością, jakiej mu-

simy dokonać w pliku startowym

boot.s w celu konﬁguracji pętli

PLL, jest przypisanie odpowied-

nich wartości symbolom PLL_SE-

TUP oraz PLLCFG_Val. Przypisanie

symbolowi PLL_SETUP wartości

1 powoduje dołączenie kodu ini-

cjalizującego pętlę PLL. Natomiast

gdy symbol ten przyjmie wartość

0 wówczas kod inicjalizujący nie

będzie dołączony i mikrokontroler

będzie pracował z częstotliwością

sygnału zegarowego. Wartość sym-

bolu PLLCFG_Val określa zawartość

rejestru PLLCFG jaka będzie wpi-

sana przez procedurę inicjalizacyj-

ną, a co za tym idzie wyznacza

ona mnożnik M oraz podzielnik

P. Na przykład, gdy mamy mikro-

kontroler pracujący z rezonatorem

kwarcowym 12 MHz (tak jak w ze-

stawie ZL6ARM) a chcielibyśmy

uzyskać częstotliwość taktowania

Bit Nazwa

Opis

Wart.

pocz.

[0] PLLE Bit załączający pętlę PLL. Ustawienie tego bitu powoduje uruchomienie

i rozpoczęcie procesu synchronizacji pętli PLL.

[1] PLLC

Ustawienie tego bitu powoduje podłączenie wyjścia pętli PLL jako źródła

taktującego mikrokontroler. Podłączenie sygnału zegarowego nastąpi tylko

wtedy gdy bit PLLE jest ustawiony.

[7:2] – Zarezerwowane

–

Tab. 7. Funkcje bitów rejestru

PLLCFG (0xE01FC084)

Bit Nazwa Opis Wart.

pocz.

[4:0] MSEL Mnożnik (M) pętli PLL 0

[6:5] PSEL Podzielnik (P) pętli

PLL

RAM mikrokontrolera. Najczęściej

jednak będziemy pracować wykonu-

jąc program z Flash–a więc nie bę-

dziemy dołączać powyższego frag-

mentu kodu.

KonﬁguracjapętliPLLoraz

sygnałów zegarowych

Konﬁguracja pętli PLL z reguły

wykonywana jest podczas urucha-

miania systemu, dlatego kod zwią-

zany z jej inicjalizacją umieszczono

w asemblerowym pliku startowym

boot.s. Konﬁguracja pętli PLL spro-

wadza się do ustawienia parame-

trów mnożnika (MSEL) i podziel-

nika (PSEL), włączenia pętli PLL,

odczekania na synchronizację pętli,

a następnie przełączenia sygnału ze-

garowego taktującego rdzeń z zegara

wewnętrznego na sygnał wyjściowy

pętli. Z pętlą PLL związany jest na-

stępujący zestaw rejestrów SFR mi-

krokontrolera:

PLLFEED – rejestr zabezpiecza-

jący do którego wpisanie sekwencji

0xAA, 0x55 powoduje przepisanie

zawartości rejestrów konﬁguracyj-

nych, co pozwala zabezpieczyć się

przed nieoczekiwaną modyﬁkacją

rejestrów.

PLLCON – rejestr odpowiedzial-

ny za włączanie pętli PLL oraz za

wybór źródła sygnału zegarowego

taktującego mikrokontroler.

PLLCFG – rejestr którego za-

pis powoduje ustawienie mnożnika

(MSEL) oraz podzielnika (PSEL).

PLLSTAT – rejestr zawierający

status pętli PLL.

[7] – Zarezerwowane –

wpisz wartość 2 (wektory w RAM)

STR R1, [R0] ;przepisz zawar-

tość R1 pod adres z R0

.endif

Jeżeli więc chcemy napisać pro-

gram, który będzie się znajdował

w pamięci RAM, musimy na począt-

ku pliku startowego boot.s umieścić

deﬁnicję .equ RAM_INTVEC, 1.

Spowoduje to włączenie powyższe-

go fragmentu kodu do procedury

startowej, a więc wektory wyjątków

znajdować się będą w obszarze pa-

mięci RAM. Natomiast w przeciw-

nym przypadku rejestr zawiera war-

tość domyślną 0, w efekcie czego

do wektorów wyjątków podstawiany

jest obszar pamięci Flash. W ten

prosty sposób deﬁniując, lub nie,

w pliku boot.s symbol RAM_INTVEC

możemy sterować uruchamianiem

kodu programu z pamięci Flash lub

Tab. 8. Wartość mnożnika M w zależ-

ności od stanu bitów [4:0] rejestru

PLLCFG

M (PLLCFG bity

[4:0])

Mnożnik M

00000

00001

00010

00011

00100

Tab. 10. Funkcje bitów rejestru PLLSTAT (0xE01FC080)

….

11101

Bit Nazwa

Opis

Wart.

pocz.

11111

[4:0] MSEL Odczyt mnożnika (M) pętli PLL

Tab. 9. Wartość podzielnika P w za-

leżności od stanu bitów [6:5] rejestru

PLLCFG

P (PLLCFG bity [6:5]) Podzielnik P

[6:5] PSEL Odczyt podzielnika (P) pętli PLL

[7] – Zarezerwowane

–

[8] PLLE Odczyt stanu bitu PLLE

[9] PLLC Odczyt stanu bitu PLLC

Bit ten pozwala sprawdzić stan synchronizacji pętli PLL. Gdy jest

on ustawiony oznacza to że pętla dostarcza stabilnej częstotliwości

wyjściowej mogącej stanowić źródło sygnału zegarowego dla mikrokon-

trolera.

[10] PLOCK

[15:11] – Zarezerwowane

Elektronika Praktyczna 9/2006

K U R S

Tab. 11. Funkcje bitów rejestru VPBDIV (0xE01FC100)

;Wyślij 0xAA do PLLFEED

STR R2, [R0, #PLLFEED_OFS]

;Wyślij 0x55 do PLLFEED

.endif

Gdy nie będziemy korzystać

z trybu POWER DOWN podczas

działania programu, nie będziemy

musieli już ingerować w konﬁgura-

cję pętli PLL. Musimy bezwzględ-

nie pamiętać, że przejście mikro-

kontrolera w tryb Power Down po-

woduje wyłączenie pętli PLL i gdy

mikrokontroler wyjdzie ze stanu

uśpienia konieczna będzie ponow-

na inicjalizacja pętli PLL.

Oprócz uruchomienia pętli PLL

musimy jeszcze ustawić dzielnik czę-

stotliwości taktujący układy peryfe-

ryjne mikrokontrolera. Dokonać tego

możemy poprzez modyﬁkację rejestru

VPBDIV (0xE01FC100), którego za-

wartość przedstawiono w tab. 11 .

Aby ustawić odpowiednie war-

tości podzielnika VPBDIV musimy

w pliku startowym (boot.s) odnaleźć

następujące linie:

.equ VPBDIV_SETUP, 1

.equ VPBDIV_Val, 0x00000001

Bit Nazwa

Opis

Wart.

pocz.

[1:0] VPBDIV

00 – Układy peryferyjne pracują z ¼ częstotliwości procesora (CClk)

01 – Układy peryferyjne pracują z częstotliwością procesora

10 – Układy peryferyjne pracują z ½ częstotliwości procesora

11 – Zarezerwowane

[7:2] – Zarezerwowane

–

mikrokontrolera 60 MHz, wykonu-

jemy następujące czynności: Wy-

znaczamy wartość mnożnika M=C-

Clk/Fosc=60 MHz/12 MHz=5; wy-

znaczamy wartość podzielnika P

według wzoru: P=Fcco/(Cclk*2),

jako Fcco podstawiamy minimal-

ną i maksymalną dozwolona czę-

stotliwość pracy generatora CCO:

P=156 MHz/(60 MHz*2)=1,3 oraz

P=320 MHz/(60 MHz*2)=2,66.

Zgodnie z tab. 9 jedyną wartością

podzielnika, którą można ustawić

w rejestrze PLLCFG i która mieści

się w wyliczonym przedziale jest

P=2; z tab. 8 i 9 wyznaczamy war-

tość symbolu PLLCFG_Val określa-

jącego zawartość rejestru PLLCFG,

która dla tego przypadku powinna

wynosić 0x24; w pliku boot.s od-

najdujemy następujące linie i zmie-

niamy przypisane wartości na takie

jak poniżej:

.equ PLL_SETUP, 1

.equ PLLCFG_Val,

0x00000024

Teraz omówimy fragment kodu

z pliku boot.s odpowiedzialny za

konﬁgurację pętli PLL. Najpierw do

rejestru PLLCFG zapisywana jest

zawartość symbolu PLLCFG_Val

oraz załączana jest pętla PLL po-

przez ustawienie bitu PLLE w reje-

strze PLLCON. Przy czym ﬁzyczne

przepisanie zawartości rejestrów do

pętli następuje po ostatniej sekwen-

cji zapisującej do rejestru PLLFEED

wartości 0x55:

.if PLL_SETUP

LDR R0, =PLL_BASE ;Do R0 wpisz

adres bazowy rejestrów PLL

MOV R1, #0xAA ;Do R1 wpisz

wartość 0xAA

MOV R2, #0x55 ;Do R2 wpisz

wartość 0x55

# Konﬁguracja pętli PLL

MOV R3, #PLLCFG_Val ;Do R3 wpisz

wartość mnożnika i podzielnika

STR R3, [R0, #PLLCFG_OFS] ;Wy-

ślij zawartość R3 do rejestru PLLCFG

MOV R3, #PLLCON_PLLE ;

W R3 ustawiony bit PLLE

STR R3, [R0, #PLLCON_OFS] ;

Wyślij R3 do rejestru PLLCON

STR R1, [R0, #PLLFEED_OFS] ;

Wyślij sekwencję 0xAA

STR R2, [R0, #PLLFEED_OFS] ;

Wyślij sekwencję 0x55

Po tej czynności następuje cy-

kliczne sprawdzanie w pętli bitu

PLOCK w rejestrze PLLSTAT w celu

oczekiwania na prawidłową syn-

chronizację, co realizuje poniższy

fragment kodu:

PLL_Loop: LDR R3, [R0, #PLLSTAT_

OFS] ;Załaduj zawartość rejestru

PLLSTAT do R3

ANDS R3, R3, #PLLSTAT_PLOCK ;Wy-

konaj AND z bitem PLOCK

BEQ PLL_Loop ;Jeżeli bit

PLOCKnie jest ust. to skocz

Gdy bit PLOCK jest ustawio-

ny, mamy pewność że pętla PLL

generuje stabilny sygnał zegarowy,

możemy więc podłączyć jej wyj-

ście jako sygnał zegarowy taktujący

mikrokontroler ustawiając bit PLLC

w rejestrze PLLCON, co realizuje

poniższy fragment kodu:

# Włącz zegar z PLL

MOV R3, #(PLLCON_PLLE | PLL-

CON_PLLC) ;W R3 wpisz ustawione bity

STR R3, [R0, #PLLCON_OFS]

;Wyślij R3 do PLLCON

STR R1, [R0, #PLLFEED_OFS]

Jeżeli chcemy zmodyﬁkować

zawartość rejestru VPBDIV usta-

wiamy symbol VPBDIV_SETUP na

wartość różną od zera oraz sym-

bolowi VPBDIV_Val przypisujemy

wartość odpowiadającą zawartości

rejestru VPBDIV, zgodnie z tab. 11.

Układy peryferyjne mikrokontro-

lerów LPC, w odróżnieniu np. od

STR711, mogą pracować z pełną

częstotliwością zegara procesora.

Jednak praca układów peryferyj-

nych ze zmniejszoną prędkością

może być przydatna w przypadku,

gdy zależy nam na zmniejszeniu

poboru prądu pobieranego przez

mikrokontroler.

Lucjan Bryndza SQ7FGB

lucjan.bryndza@ep.com.pl

100

Elektronika Praktyczna 9/2006

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: